Laporan Akhir 1 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat Dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Analisa

6. Video

7. Link

1. Jurnal [Kembali]

2. Alat Dan Bahan [Kembali]

a.. Jumper

. 

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan (proteus) [kembali]

a. IC 74LS90 

Gambar 3. IC 74LS90

b. IC 7493

Gambar 4. IC 7493

b. Power DC

Gambar 6. Power DC

c. Switch (SW-SPDT)

Gambar 7. Switch

d. Logicprobe atau LED

 3. Rangkaian [Kembali]

4. Prinsip Kerja [Kembail]

Pada percobaan 1 ini kita menggunakan JK flip-flop yang ada pada modul membuatnya menjadi 4 buah output (4 bit). Cara kerjanya yaitu pertama pin R-S mendapat input dari Vcc sehingga keduanya berlogika 1 dikarenakan input pada pin R-S Aktif rendah. Kemudian pada JK flip-flop yang pertama diberikan satu buah input clock pada pin clk nya, disini pin clk nya adalah active Low yang artinya ketika dia bernilai 0 , maka pada pin Q nya berganti logika (dari 1 ke 0 ). Nah, karena ini adalah rangkaian tipe asinkronus maka clock hanya diberikan pada clk pada JK flip-flop yang pertama, sedangkan input clk JK flip-flop selanjutnya menggunakan output dari JK flip-flop sebelumnya, oleh karena itulah ini menjadi kelemahan dari rangkaian asinkronus, yaitu flip-flop selanjutnya harus menunggu output flip-flop sebelumnya.

5. Analisa [Kembali]

 A)Analisalah output yang dihasilkan pada percobaan 1 berdasarkan IC yang digunakan! Kapan Ho, H1, H2, dan Hs mengeluarkan outputnya?

pada H0 output akan diperoleh ketika FF di trigger falltime (1-0)

pada ic pertama logic probe akan berubah ketika di trigger falltime

pada H1 input akan didpatkan dari output pada FF sebelumya 

pada H2 input akan didpatkan dari output pada FF sebelumya yaitu H1

pada H3 input akan didpatkan dari output pada FF sebelumya yaitu H2

B) Pada percobaan 1, menggunakan clock tipe fall time. Apakah ada pengaruh jika clock nya kita ubah ke tipe raise time? Jika iya, mengapa itu terjadi dan jika tidak, kenapa demikian?

pada clcok  jika merubahnya menjadi tipe risetime output yang didaptkan akan berbeda dengn falltime dikarenakan outptu pada risetime output akan dimulai dari yang tinggih ke yang rendah dikarenakan adanya perubahana bit  dari (0-1) dan input pada clock 2 didapat dari output Q' yang dimana hal ini akan menghasilkan output yang berbeda

6. Video [Kembali]

7. Link [Kembali]

Video Simulasi Klik

Datasheet :

74LS90 (J-K flip flop) klik disini